关于DDR3在调试过程中遇到的问题
文章出处：坤驰科技网责任编辑：研发部作者：坤驰科技人气：-发表时间：2014-08-29 15:15:00
近在做DDR3的逻辑开发。由于需要测试电路板上的DDR3是不是正确，需要先用MIG核生成的 example design 来测试一下。但是 example design是需要修改一下的。
（1）将example design 中的 系统时钟sys_clk 和iodelay 参考时钟clk_ref 注释掉，引入板上125MHz差分时钟 clk_125M_p （clk_125M_n）。
（2）125MHz板上时钟 clk_250M_p（clk_250M_n）经过 PLL产生出500MHz的sys_clk时钟和300MHz的iodelay 参考时钟。
（3）将系统复位 sys_rst 注释掉，引入系统复位 sys_rst_n;sys_rst_n为低电平复位，而DDR3 example design 中的sys_rst为高电平复位。因此 sys_rst_n需要取反。
（4）修改UCF中的相应管脚约束。
按照上述步骤修改之后，在“translate”时出现错误。如下图：
大概意思是说sys_clk 上有两个BUFG串联，clk_ref上也有两个BUFG串联。于是查找程序发现程序如下：
Sys_clk经过clk_ibuf 模块之后产生出mmcm_clk。Clk_ibuf中的相关程序代码如下：
发现sys_clk时钟信号经过IBUFG，因此在top文件中作如下修改：
接下来查找clk_ref的问题，在top文件中与clk_ref相关的模块如下：
Clk_ref进入了iodelay_ctrl模块。Iodelay_ctrl模块中的相关内容如下：
Clk_ref时钟信号也经过了一个IBUFG，因此做如下修改：
另外，由clk_125M_p产生sys_clk和clk_ref的程序如下：
修改后编译顺利通过。
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