基于FPGA高速数据采集的IODELAY调整探讨

  当今高速AD采样频率单片可达几个G，这样高的采样频率一般是通过多个AD CORE并行分时采集实现的，如此一来，单通道AD采样率也可上GHz。但是面对这种情况，FPGA时钟的采样点很难定位到数据的中心稳定部分，而可能正好处于采样的AD变化区域，并且AD芯片多跟数据线到达FPGA的延迟会有不等的值。这跟AD数据线分配在同一BANK还是同时分在不同的BANK上有关，一般分在相同的BANK上并且通过手动布局可以使数据线相互之间的延迟差异很小。

  因此，AD数据经过FPGA端口后首先要进行IODELAY的调整，使AD数据线对齐，即保证FPGA时钟上升沿定位到AD数据线的中心，也保证后续数据处理能够提供准确的数据。

  下图为不同频率下，数据线与时钟线的相对延迟。可见，在数据线速率达到800MB/s时，时钟的采样数据与真实数据已经差了一个周期。

            

  下图为IODELAY调节流程及流程图：
  首先，进行位调节，其次，进行字调节。

            

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