系统规格：

  系统采用紧凑的架构，包括如下几个部分：

  1.采集模块：

  ?倍增管采集模块，集成4通道12bit1GSPSADC。
  ?采集模块板载1GBDDR内存。
  ?采用高精度的时钟源。
  ?上位主控计算机，通过USB控制各个采集系统，并从采集系统中读取每通道的采集数据。

  2.2x2H8500位置能量简化读出和处理电路模块（采用SCDC法）

  ?1级简化读出模块。
  ?局域区选择电路模块。
  ?2级简化阻抗电路模块。

  3.位置-能量检出以及成像算法模块

  系统整体架构如下：

 

  关于2x2H8500位置能量简化读出和处理电路模块实现方案：

 

  针对H8500的64个分立阳极信号,如果采取逐个阳极信号的读出方法,读出电路将非常复杂，后续的信号处理与采集系统也将变得十分庞大且昂贵,因此,简化其位置信号读出方法就变得很重要。目前,多阳极PSPMT有两种简化的位置读出方法:

  1.一种是基于电阻链电荷分除方法的无源电阻网络,被称为离散位置读出电路(DPC）

  2.另一种是将阳极收集来的电荷平均地分配到X和Y两个电阻网络,称为均衡电荷分配电路(SCDC)。

  我们首先分析一下两种读出电路的优缺点，并着重采用SCDC法来实现本项目，并在SCDC中加入了局域重心(TCOG)的定位方法，进一步简化读出电路。

  DPC读出方法的实现：

 

DPC是基于单丝正比计数器的直角位置运算法发展起来的一个网络式电阻串结构。实际应用中多阳极PSPMT的每个阳极都有相应的光电信号输出,这些光电信号通过DPC电桥电阻网络输出A,B,C和D4个方向的电流信号,经过放大器放大后进行处理。

 

  DPC电阻网络实现如上图

  入射光子的位置由下式求得:

  X=（(VA+VB)-(VC+VD)）/（VA+VB+VC+VD）

  Y=（(VA+VD)-(VC+VB)）/（VA+VD+VC+VB）

  这种方法的优点是:前端读出电路结构简单,需要的读出通道少(只有4路输出),使得后端的信号采集与处理比较容易,整套系统的读出成本比较低。但是这种读出方法存在的问题是:靠近探测器的边缘区域,由于重心法定位引起的压缩效应非常明显,导致探测器的可使用面积极大地减小。

  SCDC读出方法实现

  与DPC电桥读出法不同,SCDC读出法是将阳极收集来的电荷均衡地分配到X和Y方向的两个电阻网络上,称为X和Y网络。X和Y网络各有8个读出通道,共计16个读出通道。

该读出法虽然可把64个分立阳极信号简化为16路读出,但16路读出仍然较多,不易处理,还需进一步的优化与简化。

 

  均衡电荷分配读出的二维电阻网络

  前述SCDC网络简化后的16路读出,其进一步简化是通过对后续信号处理电路的优化来实现的。具体设计方法是:通过TCOG法来对读出电路进行优化。其核心是通过一个减法电路来实现局域区的选择,去除那些远离射线入射区域的噪声信号影响,达到提高定位精度的目的；然后再利用阻抗电桥电路,把16路读出简化为4路输出。下图给出了X方向阻抗电桥电路,8路读出简化为X+和X-两路输出;同理,Y方向也通过与X方向类似的阻抗电桥电路处理。

 

 
在阻抗电桥读出电路中,每一路通道经一对定位电阻与后端相应的放大器和反馈电阻构成两个反向放大回路,信号按照通道所对应的位置以相应的放大倍数分送到X+和X-输出。定位电阻RAn和RBn需要满足总的电压放大倍数为恒定值,设R为所有通道中阻值大的电阻(即RA1),N为总的读出通道数,n为通道号,G为期望的大电阻与小电阻的比值;定位电阻的计算公式如下:

  RAn=R/((n+1)*(G-1)/(N-1)+1)

  RBn=R/((N-n)*(G-1)/(N-1)+1)

  后,定位测量由以下公式算出:

  X=((X+)-(X-))/((X+)+(X-))

  Y=((Y+)-(Y-))/((Y+)+(Y-))

  简化读出电路设计，SCD具体分三级实现：用两级电路简化读出信号的通道数，并在两级简化间加入局域重心法定位的区域选择电路，以去除噪声及其它干扰，提高定位精度及线性度。2×2阵列的1个H8500共有64个阳极信号输出，经三级处理后，终输出四路位置信号和一路触发信号，供后端的数据获取系统处理，极大地降低后续数据获取系的复杂性。

  1.级简化的读出电阻网络电路

  该电阻网络电路的设计基于均衡电荷分配，将H8500输出的64个分离阳极的电荷平

  均分配到X和Y电阻网络上分别读出X和Y网络；经独立的前级放大后输出，前级放大器采用电压灵敏放大器，反馈电阻上并联一个高通滤波电容以降低高频噪声的影响。

  前级放大电路如下：

 

  采用高速极低噪声运放实现。

  2.局域区选择电路TCOG

  采用局域重心定位，对上一级简化输出的X和Y信号进行优化处理，是用一个减法电路实现局域区的选择。具体设计方案是：设定一个阈值，低于阈值的信号即为噪声，

  高于阈值者方为有效信号，阈值以与噪声的平均值相当为宜。根据重心定位原理，此法能大大降低噪声对定位精度的影响且能有效降低边沿压缩效应。电路为可调比例的反向钳位减法电路，将一个方向上各通道信号加和后取一个适当的比例，分别做反向模拟加法运算到各通道中，幅度<0的信号被钳位电路屏蔽掉，只输出幅度>0的信号。另外，各通道信号加和后得到的信号同时做后级放大后作为一路触发信号输出。

 

  TCOG实现原理

  3.第二级简化的阻抗电桥电路

  该级简化电路的设计采用常规的阻抗电桥电路，对上一级电路输出的X和Y方向上各路读出简化为4路输出。多路读出简化为Y+和Y–，X+和X-。

 

  X方向上的电路阻抗电桥电路

 

经过试验测试，DPC读出电路,其定位有显著的非线性和压缩效应;而配备SCDC读出电路,其定位的非线性和压缩效应得到明显改善,更加接近阵列晶体真实的几何排列。DPC读出电路相对于SCDC读出电路的定位压缩接近20%,SCDC读出结合TCOG法能显著改善探测器的位置分辨和成像性能。

  所以我们采用SCDC读出电路来完成本项目。

  成像算法的实现：

  算法的核心是能量的精确检测。并采用自适应数字补偿算法，去除光电倍增管交叉区域的相互干扰。

  后采用成像算法，在计算机上显示图像：

 

  采集系统有如下部分组成：

  1．采集模块，每块采集模块集成4通道1GSPS12bitADC，每通道储存空间为512Msample，总共2GB储存空间，支持用户FPGA开发。

  2．1块同步时钟/触发模块，接收系统基准时钟和触发控制信号，以及校准信号。

  3．1主控模块，负责接收上位机的控制命令以及上传采集数据。

  采集系统采用多通道同步采集机制，各个通道使用严格的同步管理系统。

  采用多通道同步采集遇到的问题和解决方案：

  首先要保证多通道的时钟严格同步以及每通道的模拟电路以及每个ADC的工作状态一致性。在输入一个脉冲信号时，多通道系统有如下误差，如下图所示:

 

  多个通道的采集误差主要由模拟电路以及不同ADC芯片的clkslew，gainerror以及offseterror组成，这些误差的引入，如果输入的脉冲信号，并要检测其相对位置，首先要检测峰值或半峰值，这些误差都会引起峰值电路的误判（半峰/全峰值检测均是如此）。尽管我们在设计硬件电路以及PCB设计会尽量考虑以上问题，如同源的时钟分布以及相同的走线；多个ADC公用精准的外部参考电压源等等，但不幸的是，这些设计改进并不能完全消除这些由模拟器件本身的固有特性引起的误差，这些误差是随机的，也随温度变化而变化的。

  因此，动态校正电路以及自适应的数字后补偿算法是必不可少的解决方案。

  校正功能实现原理如下：

 

  校正功能有校正电路和FPGA算法部分组成，校正电路由高精度低速DAC，参考源，滤波器和时钟相位微调芯片组成。FPGA算法核心为参数估计自适应算法和校正参数逻辑组成。校正目标为设置一个基准通道，其他2个通道的时钟相位以及gain和offset向该基准通道标定。该方法不能校准每通道ADC的绝对精度，而只是每通道的个参数一致，这对测量每通道采集数据的相对相位是足够了！

  校准信号为A*sin（ω*t+φ）+B;

  CH0采到的信号为A0*sin（ω*t+φ0）+B0;

  CH1采到的信号为A1*sin（ω*t+φ1）+B1;

  CH2采到的信号为A2*sin（ω*t+φ2）+B2;

  通过迭代法解线性方程组，当方程收敛时，分别能得到每个通道的参数，通过计算每个通道的同基准误差，来调节clkphase以及gain和offset来后是3个通道工作一致。

  Clk的phase通过专业的时钟调节芯片来进行调节。精度step为1ps-500fs，范围可以为+/-500ps，足够调节。

  同步时钟的传输和Clockjitter的消除：

  虽然有自适应校正来校正clk的传输相对延迟，但在电路设计时也要保证clk的小相对传输延迟和自身的clockjitter！

  对于整个多通道采集系统，时钟信号传输如下图所示：

 

在所有传输过程中，均使用等长的传输线连接，基准时钟为10MHz。采用低频的基准时钟有助于减少干扰和传输中时钟的jitter。在采集模块及ADC输入信号端，我们采用zerodelay时钟发生器进行基准时钟和每个ADC采集时钟的相位同步，其zerodelaypll如下图所示：

 

  通过自动调节芯片内部的延迟来达到输出时钟和参考时钟的相位一致性。

 

  没有进行zerodelay补偿的时钟输入/输出相位误差约为664ps，这个误差是一个范围，可能在0-644ps中随机出现！经过zerodelay补偿的相位误差如下图：

 

  其不确定的相位误差可以控制在22ps以内，相当于5GHz/200ps的10%，残余的误差再通过校准算法已经软件进行补偿。

  对于clockjitter的消除：

  该方案中采用温度补偿晶体TCXO以及业内顶级的JittercleaningCLKGenerator芯片来保证clock的稳定性，Clockjitter的消除以及极低的Phasenoise。

  在宽温工作环境下，普通的晶体随着工作温度的变化，晶体的稳定度和频率都会发生改变，为解决该问题，我们在设计中基准晶体选用恒温晶体OCXO,该晶体具有业内领先的温度稳定性，在宽温工作环境下不会超过+/-1ppm，其温度测试性能如下：

 

  对于时钟芯片的选择，也是基于同样的考虑，集成高精度高稳定的VCO，具有Jittercleaning功能和clkphaseadj功能。通常，jitter由ADC本身的jitter和CLKjitter组成，各自的RMS再组成总jitter的RMS：
 

  总jitter的RMS会在采集系统中产生白噪声，其关系如下：
 

  采集系统的总  

  采用本时钟解决方案，其总的clockjitter在系统中完全能做到<350ps。在忽略信号noise，DNL等情况下，fin和clockjitter有如下关系：